美光暂不转向4F² DRAM，延续6F²并行开发三维存储

2026年10月21日，美光举行面向投资者的技术与产品线上说明会，Scott DeBoer介绍了覆盖多代DRAM、HBM和NAND的研发安排。在随后问答中，瑞银分析师Timothy Arcuri追问：既然其他厂商正在推进4F²，美光为什么认为它缺少可持续的微缩路径？德博尔回应，公司已研究这项架构约二十年，也做过原型，但制造复杂度、成本和继续缩小尺寸的障碍，使它目前没有进入美光的产品路线图。公司保留的长期方向，是继续改进现有平面DRAM，同时开发沿垂直方向堆叠存储单元的3D DRAM。

电容间距决定密度

DRAM通常用一个晶体管和一个电容保存一位数据。F表示最小特征尺寸；在相同F下，6F²和4F²分别表示6倍与4倍F平方的名义单元面积。按面积比4÷6计算，后者理论上缩小约33%，但这个几何结果还要经过实际器件布局的检验。德博尔强调，DRAM的实际比特密度主要由电容的间距和尺寸决定，下面的晶体管必须适配这一布局。美光认为，单独更换晶体管结构，未必能兑现名义面积所暗示的密度收益，额外的工艺复杂度却会进入制造成本。

他的另一项判断涉及架构还能使用多少代。德博尔承认，4F²可以制造出来；问题在于继续向先进尺寸推进时，会遇到他所称的根本性物理障碍。他没有在说明会上展开具体失效机制，也没有公布原型的成本与良率数据。因此，这次披露明确了美光的技术选择，尚不足以证明这项架构在所有厂商的工艺条件下都没有价值。

平面工艺继续延伸

美光给出的替代安排已有清楚的节点顺序。当前1γ已经进入大规模生产，将承接未来一年推出的主要产品。接下来的1δ计划于2027年下半年进入量产，面向HBM5及垂直HBM等产品优化。再往后的1ε正在开发，将采用晶圆键合，即把分别制造的晶圆连接起来。处于早期探索阶段的1ζ和1η，则把High-NA EUV、新材料等技术纳入研究范围。High-NA EUV利用高数值孔径光学系统刻画精细图形，是美光延续平面微缩所考虑的制造工具。

3D DRAM研发的对象，是在芯片内部沿垂直方向堆叠的存储单元。美光把它画在1ζ与1η之间，但德博尔特意解释，这是一条并行开发路径，实际采用时间取决于成本、制造复杂度和器件性能，以及公司的产品决策。路线图上的位置由此表达了研发方向，并未给出固定量产年份；在转换条件成熟前，平面工艺仍有自己的后续节点。

同行仍在推进4F²

把同行的公开安排放在一起，美光的取舍就更清楚了。美光延续6F²，其1δ拟于2027年下半年量产，比特密度较1γ提升的目标为20%区间中段。SK hynix在2025年IEEE VLSI公布的路线图中，将4F²垂直栅、3D DRAM及晶圆键合列为推进10纳米级及以下技术的重要方向。长鑫科技则在10月9日至10日的上海大会上介绍4F²垂直包围栅晶体管，并宣布预计年底推出采用相关先进技术的新一代DDR5 RDIMM服务器内存模组。它们分别处于节点量产规划、长期平台研究和产品推出预告等披露阶段，现有信息还无法对齐比较每比特成本与量产良率。

HBM5与垂直封装

对AI服务器而言，存储单元的路线最终还要落实到产品带宽和系统连接上。HBM是通过堆叠存储芯片提供高带宽的内存。美光正在开发的垂直HBM，即vHBM，会把存储直接集成到处理器上方，以密集连接提供带宽。它描述的是芯片之间的集成位置和封装关系，其中的“垂直”不能直接用来判定内部存储单元采用何种结构。美光同时推进标准与定制HBM，产品选择需要与客户的系统设计共同确定。

支撑这条产品路线的是混合键合：通过精细的表面连接实现芯片互连，满足密集接口的要求。德博尔表示，连接间距是带宽演进的重要约束，而这项技术仍需为大规模制造继续完善。散热也进入共同设计的范围，工程师必须处理存储底部逻辑芯片和下方处理器产生的热量。这些工作决定了客户何时能把产品装进系统，单有DRAM工艺节点的进展还不够。

由这份路线图可以判断，美光正在把研发资源投向电容微缩、光刻、键合和客户共同设计，争取让现有架构继续交付可制造的产品；这是基于其披露安排的判断，成本优势仍需量产结果支持。对数据中心采购与平台开发团队，最近的明确工艺节点是2027年下半年的1δ量产计划。届时的产品规格、客户验证和爬坡进展，将把此次说明会中的技术选择落实到可用容量、带宽与交付节奏。