意法半导体把物理AI设计转向存储中心

2026年8月24日，意法半导体与新加坡国立大学在新加坡正式启动为期四年的 ST–NUS HELIX Corporate Lab。实验室由新加坡 RIE2025 计划支持，研究覆盖 AI 模型、加速器、低功耗存储、芯片集成和硅实现，意法半导体将提供采用 P18 18nm FD-SOI 工艺的专用设计底座。2026年10月22日，EE Times India 进一步报道了这条面向物理 AI 的存储中心路线。当前成果仍是研究平台和验证计划，并非已经推出的新处理器系列；其直接目标，是让机器人、无人机等设备的本地推理减少模型权重和中间数据在存储器与计算单元之间的往返。

HELIX把研究接到工业硅片

HELIX 的安排不是让高校单独提出架构，再把结果交给企业评估。意法半导体将向 NUS 提供基于专有 P18 18nm FD-SOI 的设计底座，使研究人员不必为每个加速器概念重建基础设施，而可直接进行集成和系统级验证。FD-SOI 是在绝缘层上形成全耗尽晶体管的工艺，可借助体偏置在性能与功耗之间动态调节；NUS 则投入集成电路、计算机架构、AI 模型和系统设计能力。双方还将共同开展研究课题、人才培养、知识产权创建和演示验证。

这块底座还包括嵌入式相变存储器 PCM。PCM 通过材料相态变化保存数据，断电后内容不会消失；在 HELIX 的设计中，它与片上 SRAM 存储层级共存，为模型权重提供密度较高的非易失性存储。项目希望由此压缩片外数据传输，因为受存储访问限制的 AI 工作负载中，搬运权重和中间结果会持续消耗能量并增加延迟。现阶段公开资料没有给出 HELIX 芯片的容量、功耗或流片时间表，因此不能把平台能力等同于最终产品指标。

四级架构缩短数据路径

意法半导体把缩短数据路径分成四级，而非把“存内计算”视为一次完成的架构跳跃。第一阶段是经典冯·诺依曼架构，处理器与存储器分开，数据在两者之间往返。第二阶段是近存储计算，将内存和处理单元集成到同一芯片以缩短距离。第三阶段是基于 SRAM 的存内计算，让核心数学运算在存储阵列内部完成。第四阶段是非易失性存内计算，让同一高密度阵列保存模型参数并执行计算，尽量避免移动权重。四级路线的共同衡量标准不是峰值算力，而是完成一次推理需要搬运多少数据。

这条路线已有硅片基础。意法半导体称，其在 ISSCC 2023 展示的 18nm FD-SOI 全数字、多瓦片存内计算加速器，在 4 比特精度下达到 40至310 TOPS/W。这个跨度是样片在不同工作条件下的效率区间，并非量产器件对所有模型都能保持的固定性能。公司强调全数字设计的意义在于结果可复现，并可进入标准芯片设计、测试和制造流程；其公开的 Edge AI 论文目录也列出了这款基于 SRAM 的样片。

样片也暴露出这类架构不能只靠仿真决定优劣的原因。存储器件存在工艺偏差、特性漂移和耐久性约束，多瓦片结构还要处理片上互连、数据调度与制造良率。若进一步采用三维集成缩短存储与逻辑的距离，中间层积热、可靠性以及设计自动化都会成为新约束。意法半导体与 CEA-Leti 因而同时研究 PCM、SRAM 存内计算和混合集成，而不是把单一存储材料视为通用答案。

物理AI压缩系统预算

这条路线所针对的是必须持续感知、决策并驱动执行器的物理系统。机器人、无人机和工业设备需要在本地融合传感器输入，把推理结果及时转成运动控制；将全部数据送往云端会引入网络时延、连接中断风险和传输成本。EE Times 对物理 AI 系统的分析指出，处理器、电池、散热、传感器、执行器和机械部件共同争夺有限的空间、功率、热余量与成本预算。存储中心设计的价值，因而取决于节省的数据搬运能否转化为更长工作时间、更小散热需求或更稳定的实时响应。

意法半导体已经把部分长期研究推进到微控制器产品。STM32N6 是其首款内置 Neural-ART NPU 的 STM32 微控制器，NPU 标称算力为 600 GOPS，芯片配有 4.2 MB 嵌入式 RAM。公司称该加速器包含近 300 个可配置乘加单元，并通过两条 64 位 AXI 存储总线改善数据流。它说明意法半导体具备把加速器、存储层级和微控制器软件组合成产品的能力，但 STM32N6 并非 HELIX 项目的成果，也不能证明非易失性存内计算已经进入该系列量产芯片。

工具链决定产品化距离

硬件之外，意法半导体把编译器、量化工具和模型映射能力列为产品化条件。开发者需要把 TensorFlow Lite、Keras 或 ONNX 等框架训练出的模型转换为目标设备可执行的代码，并确认每一层算子能落到 CPU、NPU 或存内计算模块。STM32Cube.AI、ST Edge AI 工具和 STM32 AI 生态承担这一转换；STM32N6 上对更多算子的支持，则是公司让现有模型工作流进入微控制器的具体做法。新存储架构若没有相应编译支持，即使硅片能效较高，也难以进入客户的开发、调试和部署流程。

HELIX 的四年周期将检验哪些存储、加速器和集成方案能够在工业工艺上继续成立，预期产出首先是研究平台和演示系统。对意法半导体而言，这项工作也服务于其从单一元件供应商转向系统方案提供者的调整：公司希望在汽车、工业机器人和其他物理 AI 设备之间复用系统工程能力。由现有信息可以确认的是验证环境、工艺基础和研究方向；尚不能确认的是最终芯片配置、商业发布时间以及客户负载中的实际能效。存储中心设计能否成为产品路线，将由这些硅片验证和工具链结果决定。